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Architecture์˜ ์ข…๋ฅ˜

๋ฐ์ดํ„ฐ ํฌ๊ธฐ์— ๋”ฐ๋ฅธ ๋ถ„๋ฅ˜

CPU๊ฐ€ ํ•œ๋ฒˆ์— ์ฒ˜๋ฆฌํ•  ์ˆ˜ ์žˆ๋Š” ๋น„ํŠธ์˜ ์ˆ˜

  • 32๋น„ํŠธ
  • 64๋น„ํŠธ

๋ช…๋ น์–ด ์„ธํŠธ ์•„ํ‚คํ…์ณ(ISA)๊ธฐ๋ฐ˜ ๋ถ„๋ฅ˜

  • CISC (~Intel)
    • ๋ชจ๋“  ์ฝ”๋“œ ์–ธ์–ด ๋ฌธ์žฅ๋“ค์— ๋Œ€ํ•ด ๊ฐ๊ฐ ๊ธฐ๊ณ„ ๋ช…๋ น์–ด๊ฐ€ ๋Œ€์‘
    • ํ˜ธํ™˜์„ฑ์ด ์ข‹์Œ
    • ์ „๋ ฅ์†Œ๋ชจ๊ฐ€ ํฌ๊ณ  ์†๋„๊ฐ€ ๋Š๋ฆผ
  • RISC (~ARM)
    • CISC ๋ช…๋ น์–ด ์ค‘ ์ฃผ๋กœ ์“ฐ์ด๋Š” ๊ฒƒ๋งŒ ์ถ”๋ ค์„œ ํ•˜๋“œ์›จ์–ด๋กœ ๊ตฌํ˜„
    • CPI(Cycle Per Instruction)์„ ์ตœ์†Œํ™”ํ•œ ๋‹จ์ˆœํ•œ ํ˜•ํƒœ
    • ์†๋„๊ฐ€ ๋น ๋ฅด๊ณ  ๊ฐ€๊ฒฉ์ด ์ €๋ ด
    • ์ „๋ ฅ์†Œ๋ชจ๊ฐ€ ์ ์–ด ํšจ์œจ์ 
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Reference