연산은 2년에 3배, 칩 사이 길은 1.4배 — 패키징 캐파를 늘려도 이 격차는 안 좁혀진다

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AI 칩이 모자란다는 얘기가 나오면 시장이 제일 먼저 세는 숫자는 첨단 패키징 배정 비율이야. TSMC는 2026년 상반기까지 첨단 CoWoS-L 용량의 약 70%를 엔비디아에 배정했고, 모건스탠리는 이 수급 격차가 빨라야 2026년 말에나 좁혀질 거라고 봐. 세기 쉬운 숫자라 병목 이야기가 대체로 그 위에 얹혀 있지.

그런데 이 자는 캐파의 양을 재지, 패키지가 해야 할 일을 재지 않아. AI 가속기의 연산 성능은 2년마다 약 3배씩 좋아지는데 그 칩들을 잇는 인터커넥트 대역폭은 같은 기간 약 1.4배 느는 데 그쳐. 라인을 두 배로 늘려도 이 격차는 그대로야 — 격차를 만드는 건 패키지를 몇 장 찍느냐가 아니라 패키지 안에서 신호가 어떻게 오가느냐니까. 그래서 잠정적으로 이렇게 본다. 배정 비율은 2026년의 병목을 정확히 재는 자이지만, 2028년 이후 AI 칩 공급을 가를 자로는 못 쓴다고.

지금 병목은 두 겹으로 얘기된다

지금까지의 병목 이야기는 대체로 두 겹이었어. 웨이퍼에서 잘라낸 다이를 완성 칩으로 묶는 첨단 패키징(CoWoS) 라인이 모자란다는 게 첫 겹이야. 그 패키지 안에 넣을 메모리가 없다는 게 둘째 겹이고 — GB300 한 개에는 12단으로 쌓은 HBM3E 메모리 288GB가 같은 패키지 안에 함께 들어가는데, HBM3E 물량의 대부분을 대는 SK하이닉스는 2026년 생산분을 사실상 전량 소진했어. 패키징 라인을 늘려도 그 안에 앉힐 메모리가 이미 팔려 있으면 완성 칩 공급은 두 병목에 동시에 묶여 있는 셈이지.

여기에 셋째 겹을 얹은 게 HBM4의 밑바닥이 4나노로 내려가면서 메모리가 GPU와 같은 줄에 섰다야. HBM4 스택의 맨 밑 다이가 D램 팹을 떠나 선단 로직 팹으로 건너가면서, 메모리가 AI 가속기와 같은 웨이퍼 줄에 서기 시작했다는 얘기지.

세 겹 다 양의 얘기야. 캐파가 몇 장이고 누구에게 몇 퍼센트가 가느냐. 여기서 하려는 얘기는 그 옆이야 — 그 양을 다 채워도 안 풀리는 게 하나 남아 있다는 것.

그 자로는 대역폭을 못 잰다

SK하이닉스가 이 남는 문제에 내놓은 답은 빛이야. 칩과 칩 사이의 데이터를 전기 신호 대신 빛으로 주고받는 광 연결 기술 CPO(Co-Packaged Optics)의 로드맵을 내놨고, 글로벌 연구진과 함께 쓴 논문을 국제학술지 「네이처 일렉트로닉스」에 게재했다고 밝혔어.¹ 이규상 교수는 그 출발점을 이렇게 말해. “연산칩의 성능이 향상돼도 칩 사이의 데이터 이동 능력이 이를 따라가지 못하면 시스템 전체 성능은 높아질 수 없다.”¹

CPO가 하는 일이 중요해. 광 송수신기를 프로세서와 같은 패키지 안에 넣어서, 전기 신호가 이동해야 하는 거리 자체를 최소화하는 방식이야. 기존 구리 배선은 연결 거리가 길어지고 전송 속도가 빨라질수록 신호 손실과 전력 소모가 함께 커지는 게 문제였는데, 그 손실을 줄이면서 전송 속도와 전력 효율을 같이 끌어올린다는 게 골자지.

그러니까 대역폭 격차의 해법이 패키지 안으로 들어와. 패키징 라인이 다이를 붙이는 일만 하는 게 아니라, 칩 사이 통신을 어떻게 할지까지 정하는 자리가 된다는 뜻이야. 그런데 배정 비율은 그 자리에서 무슨 일이 벌어지는지에 대해 아무것도 말해주지 않아. 같은 70%가 구리로 붙인 패키지 70%일 수도, 빛으로 이은 패키지 70%일 수도 있는데 숫자는 똑같거든.

지금 짓고 있는 라인은 2.5D 세대의 것이다

로드맵은 발전 경로를 순서로 못 박았어. 2D 패키징에서 2.5D 인터포저, 3D 이종 집적으로 이어지는 경로이고, 여기에 상용화를 위해 풀어야 할 과제도 함께 정리했지.¹ 그리고 그 끝은 광 인터포저야 — 장기적으로 광 연결을 메모리 인터페이스까지 확대해서, 광 인터포저로 프로세서와 메모리를 직접 연결하면 여러 AI 가속기가 하나의 대규모 메모리 자원을 공동으로 쓸 수 있다고 봐.¹

목표 수치도 걸어놨어. 차세대 AI 인프라의 목표로 노드당 100테라비트(Tb)/s 이상의 대역폭, 비트당 1피코줄(pJ) 미만의 에너지 소비, 10나노초(ns) 미만의 칩 간 지연시간을 제시했어. 줄이면 노드당 100Tb/s, 비트당 1pJ, 칩 간 10ns야.

이제 지금 실제로 지어지고 있는 캐파의 기술 목록을 보자. 미국 본사를 둔 업체 중 가장 큰 OSAT인 Amkor가 다루는 기법은 HDFO(고밀도 팬아웃), 2.5D 통합, 첨단 플립칩, 미세 피치 범핑, 웨이퍼 레벨 프로세싱, 첨단 SiP야.² 이 회사는 미국 애리조나 시설을 2025년 하반기에 착공했고 2024년 가동을 시작한 베트남 공장도 계속 키우는 중인데, 돈이 실제로 들어가고 있다는 건 비율에 찍혀 — 설비투자 강도(capex/매출)가 2024년 11.8%에서 2025년 13.5%로 올라갔어.²

증설되는 캐파는 사다리의 앞 두 칸에 서 있고, 목표 수치가 걸린 자리는 뒤 두 칸이다.

삼성전자 쪽도 마찬가지야. 삼성전자와 브로드컴의 협력은 삼성전자의 2나노 공정 기반 첨단 패키징까지 확장될 예정인데, 그 괄호 안에 적힌 게 2.3D·2.5D 통합이야.³ 2030년까지 5년간 메모리·파운드리 합산 2,000억 달러 이상으로 예상한다는 규모인데도 패키징의 세대 표기는 2.5D 언저리에 머물러 있어.³

정리하면 이래. 지금 여러 회사가 서로 다른 지역에서 동시에 짓고 있는 캐파는 전부 2D·2.5D 세대의 단위로 지어지고 있고, 대역폭 격차를 실제로 뚫겠다는 로드맵은 그 두 칸 뒤에 목표를 걸어놨어. 두 칸 사이의 거리가 실제로 존재한다면, 캐파를 다 채워도 대역폭 격차는 그대로 남아. 그래서 배정 비율만 세는 독법은 2026년까지만 유효하다고 봐.

이 주장이 틀리는 조건

제일 큰 반론은 이게 아직 논문이라는 거야. CPO 로드맵은 국제학술지에 실린 기술 로드맵과 목표 수치이지, 어느 제품에 언제 붙는다는 양산 일정이 아니야. 100Tb/s·1pJ·10ns라는 세 목표가 실제로 어느 시점에 어떤 제품으로 구현되는지는 아직 안 나왔어. 구현이 2030년대로 밀리면 그때까지는 배정 비율이 계속 맞는 자야.

둘째, 사다리가 이어진 계단일 수 있어. 로드맵 자체가 2D → 2.5D 인터포저 → 3D 이종 집적 순서라고 말해. 순서라는 건 앞 칸이 뒤 칸의 기반이라는 뜻일 수도 있고, 그러면 지금 짓는 2.5D 라인이 그대로 다음 세대로 넘어가. 이 경우 “단위가 바뀐다”는 내 전제가 무너지고 캐파 총량 얘기가 계속 맞아. 이 반론이 가장 무겁고, 그래서 두 라인이 설비를 공유하는지를 첫 번째 gap으로 뒀어.

셋째, 대역폭 격차가 다른 길로 풀릴 수 있어. 광 연결이 아니라 HBM 세대 상승이나 네트워킹 쪽에서 격차가 좁혀지면 패키지 안까지 빛을 끌어올 이유가 줄어. 실제로 브로드컴의 첨단 이더넷 기술은 메타의 AI 컴퓨팅 클러스터 전반에서 고대역폭 네트워킹을 지원하는 역할을 맡고 있어.⁴ 패키지 밖에서 푸는 길도 살아 있다는 뜻이야.

다음 확인 지표

목표 수치의 제품화. 2027년 말까지 노드당 100Tb/s·비트당 1pJ·칩 간 10ns 중 하나라도 실제 제품 스펙이나 양산 일정으로 발표되면 이 주장은 강해져. 그때까지 논문 밖으로 안 나오면 내가 시기를 앞당겨 본 거야.

증설 라인의 기술 표기. Amkor의 다음 연간 보고서에서 기술 목록에 3D나 광 관련 항목이 붙는지, 설비투자 강도가 13.5%에서 어느 쪽으로 움직이는지를 같이 본다. 목록은 그대로인데 강도만 오르면 2.5D 단위의 증설이 계속된다는 뜻이야.

삼성전자 2나노 패키징의 양산 시점. 2028년까지 2.3D·2.5D 통합 패키징이 실제 양산에 들어가면, 선단 로직과 패키징을 한 회사 안에서 잇는 구조가 먼저 자리를 잡아. 그러면 세대 전환보다 수직 통합이 먼저 오는 거고, 이 주장의 시계가 뒤로 밀려.

2026년 말의 수급 격차. 모건스탠리가 본 대로 첨단 패키징 수급이 2026년 말에 좁혀지는지가 첫 번째 갈림길이야. 안 좁혀지면 양의 병목이 계속 지배하고, 내 얘기는 그 뒤로 미뤄져.

판단 고지

이 글은 개인 판단 기록이고 투자 추천이 아니다. 특정 종목을 사거나 팔라는 얘기가 아니라, 첨단 패키징 병목을 볼 때 어느 숫자가 언제까지 유효한지를 적어 둔 거야.

남은 질문들

• 3D 이종 집적과 광 인터포저 라인은 지금 짓는 2.5D 설비를 그대로 쓰나, 아니면 별도 투자가 필요한가. 이 답에 이 주장의 성패가 걸려 있어.
• 광 인터포저로 여러 가속기가 하나의 메모리 자원을 공동으로 쓰는 구조가 실제로 서면, HBM 재고 병목은 어떻게 바뀌나.
• 배정 비율 대신 세야 할 숫자가 있다면 그건 무엇인가 — 라인의 세대 표기인가, 패키지당 대역폭인가.

각주

1. 한국경제, 「SK하이닉스 또 해냈다…HBM 넘어 ‘빛 반도체’ 개념 제시」(2026-08-20) 원문 ↩︎ ↩︎² ↩︎³ ↩︎⁴

2. Amkor Technology, 「Form 10-K (fiscal year 2025)」(2026-02-20 filed) SEC 공시 ↩︎ ↩︎²

3. TechPowerUp, 「Samsung Electronics and Broadcom Expand Strategic Collaboration Across Memory and Foundry Technologies」(2026-07-27) 보도자료 ↩︎ ↩︎²

4. wccftech, 「Meta & Broadcom Announce Development of Custom AI Silicon To Power Multi-Gigawatt AI Ecosystem」(2026-04-15) 기사 ↩︎