첨단 패키징

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한 줄로 말하면

첨단 패키징은 이미 만들어진 여러 칩과 메모리를 한 제품 안에서 짧고 빠르게 연결하고, 열과 전력을 견디게 만드는 마지막 조립 기술이야. 좋은 웨이퍼를 확보했다고 해서 곧바로 AI 가속기가 나오는 건 아니고, 이 단계도 통과해야 해.

비유로 이해하기

칩을 건물 자재라고 생각해 보자. 웨이퍼 공정이 각각의 자재를 정밀하게 만드는 일이라면, 첨단 패키징은 그 자재를 한 건물로 조립하면서 전선·배관·냉각을 함께 넣는 일이야. 자재가 좋아도 연결 통로가 좁거나 열이 빠져나가지 않으면 건물 전체를 제 성능으로 쓸 수 없지.

여기까지가 이해를 돕는 비유야. 실제 패키지는 단순한 조립이 아니라 미세한 배선, 기판, 범프, 접착, 검사와 열 설계를 동시에 맞추는 반도체 공정이야. 한 단계의 오차가 신호 품질과 수율을 같이 흔들 수 있어.

정확한 정의

전통적인 패키징은 칩 하나를 보호하고 외부 회로와 연결하는 마무리 단계에 가까웠어. 첨단 패키징은 여기서 더 나아가 여러 칩을 가깝게 배치하고, 필요하면 위아래로 쌓거나 넓은 기판 위에서 연결해 하나의 시스템처럼 작동하게 해.

TSMC는 이런 기술 묶음을 3DFabric으로 부르며, 3D silicon stacking과 advanced packaging을 한 가족으로 묶어 설명해.¹ 그 안에는 TSMC-SoIC, CoWoS, InFO가 들어가. SoIC는 chiplet을 위아래로 쌓는 쪽에 가깝고, CoWoS는 이름 그대로 chip-on-wafer-on-substrate 계열이야. InFO는 integrated fan-out 계열로, 모바일·네트워크처럼 비용과 성능의 균형이 중요한 제품군에서 함께 언급돼.

공통된 목적은 칩 사이 거리를 줄이고 연결량을 늘리는 데 있어. AI 가속기처럼 연산 칩과 고대역폭 메모리 사이를 아주 많이, 아주 빠르게 오가야 하는 제품에서 이 연결 방식이 특히 중요해져.

왜 중요한가

AI 가속기의 성능은 연산 칩 하나의 속도로만 정해지지 않아. 연산을 기다리는 메모리, 칩 사이 연결, 전력 공급, 냉각이 함께 맞아야 해. 그래서 TSMC를 읽을 때도 웨이퍼 생산능력과 별개로 패키징 능력을 봐야 해. 회사의 3DFabric 설명은 패키징이 한때 단순한 후공정으로 여겨졌지만, 지금은 제품의 성능·기능·비용을 좌우하는 단계가 됐다고 말해.¹ 병목도 웨이퍼 뒤에 한 번 더 생길 수 있다는 뜻이야.

이 병목은 장비를 늘린다고 바로 사라지지 않아. 복잡한 공정일수록 수율, 열, 신호, 검사 조건이 함께 맞아야 하고 고객의 칩 설계도 그 제약에 맞춰야 해. 그래서 패키징은 생산량을 늘리는 설비의 문제이면서, 설계와 제조가 만나는 경계의 문제이기도 해.

실제 예시

CoWoS는 고성능 컴퓨팅 쪽에서 자주 보이는 패키지 계열이야. TSMC는 3DFabric 포트폴리오에서 CoWoS를 고성능 컴퓨팅용 성능 중심 선택지로, InFO를 모바일·네트워크용 비용 대비 성능 선택지로, SoIC를 chiplet 적층과 전력 절감 쪽 선택지로 나눠 보여줘.¹ 단어가 중요한 이유는 약어 자체가 아니라, AI 가속기 공급을 볼 때 “칩을 몇 장 만들었나” 다음에 “그 칩과 메모리를 실제 제품으로 묶을 수 있나”라는 질문을 열어주기 때문이야.

유리기판 직접도금 이야기도 같은 질문으로 이어져. 유리기판과 관통유리전극(TGV)은 더 큰 면적의 연결과 신호 특성 개선을 노리는 후보지만, 접착·도통·고주파 특성과 양산 수율을 함께 증명해야 해. 즉 새 소재가 나왔다고 바로 기존 패키징의 병목이 풀리는 것은 아니야.

헷갈리지 말아야 할 점

• 첨단 패키징은 단순한 포장이 아니야. 칩을 보호하는 외장보다, 여러 칩이 함께 작동하도록 연결 구조를 만드는 쪽에 가깝다.
• CoWoS는 첨단 패키징 전체와 같지 않아. 여러 기술 중 하나의 계열이며, SoIC·InFO처럼 쓰임과 구조가 다른 기술도 같은 3DFabric 범주에서 다뤄진다.¹
• 패키징 병목은 특정 회사 하나의 문제가 아니야. 설계, 메모리, 기판·소재, 장비, 검사와 파운드리 생산이 맞물리는 공급망의 문제야.
• 차세대 기판은 아직 결론이 아니야. 유리기판처럼 기대를 받는 기술도 수율과 신뢰성, 고객 공정 채택을 확인하기 전에는 가능성과 양산을 구분해서 봐야 해.

관련 문서

• TSMC는 웨이퍼 제조와 첨단 패키징이 만나는 지점을 보여줘.
• 유리기판 직접도금 이야기는 기판과 도금 공정이 왜 패키지의 비용·수율 문제로 이어지는지 살펴봐.

남은 질문들

• SoIC의 세부 층간 연결, CoWoS의 wafer-on-substrate 구조, InFO의 fan-out 구조는 실제 공정에서 각각 어떻게 다른가?
• AI 가속기의 출하량을 볼 때 웨이퍼, HBM, 패키징 중 어느 단계가 언제 병목이 되는가?
• 패키징 생산능력 증설은 장비 반입 뒤 수율 안정까지 얼마나 다른 시간을 필요로 하는가?
• 유리기판과 TGV는 기존 기판·인터포저의 어떤 한계를 겨냥하며, 양산에서 새로 생기는 어려움은 무엇인가?

각주

1. TSMC, 「3DFabric」(2026-07-12 확인) 공식 페이지 ↩︎ ↩︎² ↩︎³ ↩︎⁴